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课程介绍
这门综合课程全面介绍了 Verilog 语言。重点介绍编写寄存器传送级(RTL)和行为源代码。本课程主要针对 Xilinx 器件和 FPGA 器件。通过使用自顶向下的综合设计方法,可以将获取的信息应用于任何数字设计。本课程通过将精辟的演讲与实验相结合来加强对主要概念的理解。您还将学习高级编码技术来提高您的 Verilog 整体熟练程度以及进一步优化 FPGA。本课程涉及 Verilog 1995 和 2001
必备条件
基本的数字设计知识
软件工具
Xilinx ISE设计套件:Logic或System Edition 13.1
硬件
Spartan-6 FPGA SP605
课程概要
硬件建模简介
Verilog 语言概念
模块和端口
测试平台简介
Verilog 运算符和表示式
数据流级建模
Verilog 过程语句
受控操作语句
Verilog 任务和功能
高级语言概念
有限状态机
针对 Xilinx FPGA
高级 Verilog 测试平台
实验介绍
本课程配合的实验提供了创建可综合 RTL 代码的实践基础。实验涵盖了设计流程的方方面面。本实验的编写、综合、行为仿真和实现均由学生完成。实验的重点是编写代码,从而得到可靠的高性能电路。学生在仿真内验证的功能计算器将实验推到了高潮。
实验1. 构建分级结构
实验2. Verilog仿真和RTL验证
实验3. 存储器
实验4. 时钟分频器和地址计数器
实验5. N位二进制计数器和RTL验证
实验6. 时序验证
实验7. 有限状态机
实验8. 实现和下载
实验9. 利用文本I/O

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