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课程介绍
参加DFP设计课程将帮助您创建更多的高性能设计。这一课程将帮助您利用更小规模或更低速度级别的FPGA来实现您的设计,进而降低系统成本。通过掌握本课程中介绍的工具和设计方法及调试流程,您将能够更快地创建您的设计、缩短开发调试时间,进而降低开发成本。这一课程建立在 FPGA设计基础课程中所讲述的原理之上,并包含6个实验。
必备条件
基本的HDL知识(VHDL或Verilog)
在FPGA 设计基础课程中所教授的技能或系列器件架构中的类似知识
与软件工具流程和全局时序约束相关的某些经验
软件工具
Xilinx ISE设计套件:Logic或System Edition 13.1
硬件
Spartan-6 FPGA SP605或Virtex-6 FPGA ML605
课程概要
基于Spartan-6和Virtex-6 fpga的结构介绍
使用CORE Generator工具创建优化的内核
通过优化系统时钟域的管理,提高系统的稳定性及可靠性
Fpga设计技术和综合技术
通过使用时序报告来分析设计性能,找出失败的时序路径,通过优化代码,加强全局或局部时序约束,达到时序收敛,提升系统稳定性
修改高级执行选项来提高设计性能
实验介绍
实验1 使用FPGA资源设计
使用CORE Generator工具创建Block RAM和时钟核,例化到设计中并执行设计。
实验2 综合技术
试验不同综合选项并查看结果。
实验3 回顾全局时序约束
用Xilinx约束编辑器来进入全局时序约束。
实验4 达到时序收敛
回顾时序报告并输入指定路径时序约束来完善对设计的性能需求的约束
实验5 高性能设计
通过修改执行选项和SmartXplorer来提高设计性能
实验6 FPGA Editor DEMO(可选)
使用FPGA Editor来查看设计并给内部的net添加探针
实验7 Chipscope Pro软件(可选)
添加内部的逻辑分析仪来做实时调试

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