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课程介绍
学习使用 PlanAhead? 软件工具来管理I/O的分配,获得可重复的结果,改善设计性能。主题包括:工具简介、管脚分配的DRC和SSN分析、设计和时序分析、例化IP和使用PlanAhead工具进行综合与执行设计。
必备条件
基本的数字设计知识
FPGA 设计基础或相当的 FPGA 架构和 Xilinx ISE? 软件流程的知识
软件工具
Xilinx ISE设计套件:Logic或System Edition 13.1
硬件
不需
课程概要
列出 PlanAhead 的主要特性和优势
PlanAhead的工程管理器特性和说明
分配最佳的 I/O 管脚
使用CORE Generator例化IP core
使用PlanAhead做静态时序分析
在ISE Project Navigator中调用PlanAhead工具
实验介绍
实验1 PlanAhead工具的开始
如何导入RTL设计到PlanAhead软件中,然后可以做综合,执行,时序分析,查看逻辑和器件资源并生成比特流文件。
实验2 分配I/O管脚
介绍PlanAhead软件的管脚分配环境,创建管脚分配工程,导入或导出端口列表,创建端口和接口,DRC和SSN分析,检查时钟逻辑的布局,分配管脚约束。
实验3 CORE Generator工具
使用PlanAhead软件的CORE Generator例化IP并查看其电路。

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