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课程介绍
学习如何利用 PlanAhead(TM) 软件工具提升设计性能并实现可重复性能。 专题包括:综合与项目技巧、设计分析、创建布局规划、通过区域约束与 Pblock 提高性能、利用 ChipScope? Pro 工具进行设计调试,以及利用分区功能实现设计保存。
必备条件
基本的数字设计知识
FPGA 设计基础或相当的 FPGA 架构和 Xilinx ISE? 软件流程的知识
完成了利用PlanAhead分析与设计工具进行基本设计课程或同等知识
软件工具
Xilinx ISE设计套件:Logic或System Edition 13.1
硬件
不需
课程概要
PlanAhead 软件回顾
RTL 开发和分析
专用资源分配
Pblocks 简介
布局规划技术
布局规划案例研究
利用分区功能实现设计保存
利用 ChipScope Pro 工具进行调试
实验介绍
实验1 PlanAhead软件回顾
讲解将HDL源代码导入PlanAhead工具的步骤,介绍综合、执行设计。
实验2 RTL分析
介绍RTL开发与分析环境,可分析逻辑层级、RTL原理图、RTL资源估算、RTL功耗估算,并进行RTL设计规则检查(DRC)。
实验3 专用资源分配
介绍将位置约束分配给专用资源的方法,如何分配专用时钟资源,如何利用多功能I/O引脚及SSN噪声分析。
实验4 通过设计分析与布局规划提高设计性能
介绍PlanAhead软件实现前和实现后设计分析的特性,介绍利用PlanAhead工具进行高端FPGA设计的一些特性与优势。
实验5 利用设计保存功能实现可预测结果
介绍如何利用分区功能来保存成功的实现结果
实验6 利用ChipScope工具进行调试
介绍如何利用PlanAhead工具调用ChipScope Pro工具来进行调试

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