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课程介绍
本课程着重了解和适当设计这些常见器件系列内的主要资源。涉及的专题包括器件简介,CLB 构建,DCM 和 PLL 时钟控制资源,全局、局部和 I/O 时钟控制技巧,存储器,DSP 和源同步资源。还介绍了各个子系列(EMAC、PCI Express? 技术和 GTP 收发器)内的存储器控制器支持和专用硬件资源。 本课程还详细讨论了适当的 HDL 编码技术,使得设计者能够避免常见错误,并充分发挥 FPGA 的最大优势。本课程采用课件和实验相结合的方式,使得您能够实际动手操作教授的原理。
必备条件
完成FPGA设计基础课程
具备中级的 VHDL 或 Verilog 知识
软件工具
Xilinx ISE设计套件:Logic或System Edition 13.1
硬件
Spartan-6 FPGA SP605或Virtex-6 FPGA ML605
课程概要
Spartan-6 FPGA 简介
Virtex-6 FPGA 简介
CLB 架构
HDL 编码技术
存储器资源
DSP 资源
基本 I/O 资源
Spartan-6 FPGA I/O 资源
Virtex-6 FPGA I/O 资源
基本时钟控制资源
Spartan-6 FPGA 时钟控制资源
Virtex-6 FPGA 时钟控制资源
存储器控制器
专用硬件
实验介绍
实验1 CLB 资源
利用 XST,综合32位增量器和终端计数逻辑与流水线寄存器。验证哪些资源适于跟 XST 内提供的 RTL 和技术查看器一起使用。利用 FPGA Editor 检查实现结果。
实验2 DSP 资源
利用 XST 来综合和实现广泛的 MACC。通过 FPGA Editor 验证器件用法。利用CORE Generator?工具构建、例示和实现宽流水线乘法器。利用 FPGA Editor 验证结果。 实验3 I/O 资源
利用 ISE 工具,完成发射 SERDES 数据通路的构建。通过仿真探索各种模块的性能。还利用 FPGA Editor 来探索用于构建高速接口的 FPGA 的物理资源。
实验4 时钟控制资源
利用时钟控制向导构建和优化适当的 PLL、DCM 和时钟布线资源。还将这些资源例示到设计中。实现设计之后,利用 FPGA Editor 验证硬件用法,并探索芯片布局的其它方面。
实验5 存储器控制器
利用存储器接口发生器,综合和实现采用专用 Spartan-6 FPGA 存储器控制器模块(MCB)的 DDR3 存储器控制器。将设计下载到演示板上,利用 ChipScope? Pro 工具分析控制器的行为。

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