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深入浅出玩转Xilinx Vivado工具实战设计技巧
发布时间:2016/12/7  |  点击次数:1608 

深入浅出玩转Xilinx Vivado工具实战设计技巧

 

Xilinx采用先进的 EDA 技术和方法,提供了全新的工具套件Vivado,面向未来“All-Programmable”器件。Vivado开发套件提供全新构建的SoC 增强型、以IP和系统为中心的下一代开发环境,以解决系统级集成和实现的生产力瓶颈,可显著提高设计生产力和设计结果质量,使设计者更好、更快地创建系统, 而且所用的芯片更少

为了能让工程师尽快掌握最新的开发工具Vivado,加速产品更新及上市进程,依元素科技推出为期2天的高级培训班。本课程将为经验丰富的 ISE® 软件用户提供更新知识,帮助他们使用 Vivado® Design Suite,同时也为Vivado初级用户进一步掌握实用技巧提供支持。了解相关数据库和静态时序分析 (STA) 机制,利用 Tcl 进行设计导航,创建 Xilinx 设计约束 (XDC) 、分析静态时序报告、如何实现时序收敛。学习如何为您的 FPGA 设计的 SDRDDR、源同步和系统同步接口制定适当的时序约束;掌握Vivado调试流程,同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码技术和时序收敛技术来提高设计性能和稳定性。培训中带有配套的实验和案例分析,通过理论与实践相结合,使学员能有效地掌握基于Vivado工具的设计流程及其设计技巧。

一、           培训对象

1.         本课程适合使用过ISE工具并且打算转换为最新的Vivado工具来开发项目的工程师

2.         计划使用7系列或最新UltraScale FPGA器件进行科研和产品开发的工程师、教学教师等工程技术人员

3.         本课程特别适合FPGA工程师在最新UltraScale/UltraScale+7 系列产品开发上作为提高设计生产力并加速新产品面世的进程。

二、           培训特色

1.   培训为期2天,结合案例分析,全面细致地讲解基于Vivado工具套件进行设计的流程及技巧。

2.   本课程使用最新版本Xilinx 全球授权培训课件,这些课件同时也是华为、西门子、中兴、思科等等全球知名企业Xilinx培训所使用的课件,可以满足实际工程设计的需求。

3.   采用由浅入深地实战式教学,教学质量与课后获益高。

4.   本课程全部由Xilinx官方授权认证专家授课,授课教师具备十年以上项目经验,并具备华为、中兴、思科、阿朗等中外驰名企业或重点高校相关课程授课经验。

5.   培训基于Xilinx开发平台KC705,可以动手实战操作。

6.   课程以实验为主,在有针对性和实用性的实验中,穿插理论课程加以总结,以提高学员的动手能力和理论水平。

7.   为学员配置齐全的实验指导手册,学员可参考手册,在教师辅导下完成全部实验。

三、           培训目标

1.  熟悉使用Vivado工具套件进行开发设计的流程;

2.  学会如何进行静态时序分析并查看时钟网络分布;

3.  学会利用TCL语言进行设计及分析;

4.  学会分析时序异常并采取适合的解决手段;

5.  学会如何针对系统同步和源同步接口设置适合的时序约束;

6.  掌握设计调试的方法及基本技巧;

7.  学会如何最优化HDL编码技术和Partition技术;

8.  掌握复位技术、同步设计技术、时序收敛技术等以提高设计性能和稳定性;

四、           学员基础

1.   具有一定的HDL语言基础

2.   具有一定数字设计经验

3.   基本了解FPGA架构

五、           教学平台

备有Xilinx开发平台KC705,供现场实际动手操作及相关实验

六、           软件工具

Vivado System Edition 2016.1或以上版本

七、           培训方式

本培训采用Xilinx硬件开发平台KC705Vivado 2016.1软件开发平台,以项目案例为导向进行实战式教学。培训分为理论部分和实践部分。理论部分由资深教师辅导答疑,实践部分结合案例培养动手能力和解决实际问题能力。

八、           师资团队

讲师团队来自于全球领先的可编程逻辑解决方案提供商XILINX公司的授权培训讲师及行业精英组成,具备顶尖FPGA系统设计技术,并有丰富的FPGA系统项目经验。领先的FPGA理论和丰富的实战经验,将带给学员以从不同的视角来审视和掌握FPGA系统开发的精髓,部分师资介绍:

孟宪元:清华大学电子工程系教授,具有20 年以上FPGA技术项目的开发和研究,以及大学本科和研究生的教学和实验,经历FPGA技术发展历程,积累丰富实践经验。

张剑森:Xilinx官方认证培训讲师,具有多年的FPGA开发经验及教学经验,赛灵思公司亚洲区最佳讲师之一。

 

九、           培训收益

 

本课程将为经验丰富的 ISE® 软件用户提供更新知识,帮助他们使用 Vivado® Design Suite。了解相关数据库和静态时序分析 (STA) 机制。利用 Tcl 进行设计导航、创建 Xilinx 设计约束 (XDC) 并创建时序报告。学习如何为您的 FPGA 设计的 SDRDDR、源同步和系统同步接口制定适当的时序约束;如何利用增量编译技术加快设计实现;同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码 技术和时序收敛技术来提高设计性能和稳定性

十、          

培训结束,理论、实践双项考核成绩合格者,颁发Xilinx官方授权培训FPGA工程师证书。

十一、   培训时间、地点及费用

时间: 20161227-1228

地点: 北京

课程费用: 人民币2980/(含资料、学习用具等)

可统一安排住宿,交通、住宿等费用自理

十二、   指定收款账户

  名:深圳市依元素科技有限公司北京分公司

开户行:招商银行股份有限公司北京中关村支行

  号:110911478810902      

十三、   联系方式

依元素科技有限公司

联系人: 张剑森

  话:18165756976 / 13826528873 

E-mailkenson.zhang@e-elements.com

 

十四、报名方式

   请将附件的“报名回执表”填写完成后,发送至kenson.zhang@e-elements.com,谢谢!

 

 

  深入浅出玩转Xilinx Vivado工具实战设计技巧-报名回执表.doc

 

 

 

 

 

 

 

附件:

“深入浅出玩转Xilinx Vivado工具实战设计技巧”培训班

课程大纲

通过本课程的学习,使您掌握基于Vivado工具套件进行FPGA设计开发的完整流程,也会熟悉Vivado开发环境及其特性,并与ISE工具套件进行对比分析;学会合理规划IO管脚分配,设置基本的XDC时序约束;熟悉如何进行静态时序分析,并有效利用TCL命令来加快设计分析;如何利用增量编译技术加快设计实现;同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码技术和时序收敛技术来提高设计性能和稳定性

 

Day1

 

时间

 

课程主题

 

9:30 – 10:30

Ø  设计方法概述

Ø  Vivado IDE回顾

Ø  访问设计数据库

10:30 – 11:00

Ø  实验1: Vivado IDE数据库

 

11:00 – 11:10

休息

 

11:10 – 12:10

Ø  静态时序分析和时钟

Ø  实验2Vivado IDE时钟

12:10 – 13:15

午餐

 

13:15 – 14:15

Ø  输入和输出

Ø  实验3I/O约束

 

14:15 – 15:15

Ø  时序异常

Ø  实验4:时序异常

 

15:15 – 15:30

 

休息

 

15:30 – 17:00

Ø  高级时序分析

Ø  高级I/O接口约束

Ø  实验5:高级I/O时序

 

Day2

 

时间

 

课程主题

 

9:30 – 10:15

Ø  基于工程和非工程的批处理设计流程

Ø  基于工程和非工程的批处理操作流程的脚本语言

 

10:15 – 11:00

Ø  实验6a: 基于工程的脚本语言

Ø  实验6b: 基于批处理操作流程的脚本语言

 

11:00 – 11:10

 

休息

 

11:10 – 12:10

Ø  Fpga设计方法清单

Ø  Fpga设计方法

 

12:10 – 13:15

 

午餐

 

13:15 – 14:30

Ø  HDL编码技术

Ø  复位技术

Ø  增量编译技术

Ø  Floorplan技术

 

14:30 – 15:30

Ø  实验7:复位

Ø  实验8SRLDSP

15:30 – 15:45

休息

15:45 – 16:45

Ø  同步电路和时钟互联报告

Ø  时序收敛

Ø  FPGA设计方法案例学习

Ø  实验9: 时序收敛和设计转化

16:45 – 17:00

总结及课后提问

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

AN lang=EN-US>

联系人: 张剑森

  话:18165756976 / 13826528873 

E-mailkenson.zhang@e-elements.com

 

十四、报名方式

   请将附件的“报名回执表”填写完成后,发送至kenson.zhang@e-elements.com,谢谢!

 

 

  深入浅出玩转Xilinx Vivado工具实战设计技巧-报名回执表.doc

 

 

 

 

 

 

 

附件:

“深入浅出玩转Xilinx Vivado工具实战设计技巧”培训班

课程大纲

通过本课程的学习,使您掌握基于Vivado工具套件进行FPGA设计开发的完整流程,也会熟悉Vivado开发环境及其特性,并与ISE工具套件进行对比分析;学会合理规划IO管脚分配,设置基本的XDC时序约束;熟悉如何进行静态时序分析,并有效利用TCL命令来加快设计分析;如何利用增量编译技术加快设计实现;同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码技术和时序收敛技术来提高设计性能和稳定性

 

Day1

 

时间

 

课程主题

 

9:30 – 10:30

Ø  设计方法概述

Ø  Vivado IDE回顾

Ø  访问设计数据库

10:30 – 11:00

Ø  实验1: Vivado IDE数据库

 

11:00 – 11:10

休息

 

11:10 – 12:10

Ø  静态时序分析和时钟

Ø  实验2Vivado IDE时钟

12:10 – 13:15

午餐

 

13:15 – 14:15

Ø  输入和输出

Ø  实验3I/O约束

 

14:15 – 15:15

Ø  时序异常

Ø  实验4:时序异常

 

15:15 – 15:30

 

休息

 

15:30 – 17:00

Ø  高级时序分析

Ø  高级I/O接口约束

Ø  实验5:高级I/O时序

 

Day2

 

时间

 

课程主题

 

9:30 – 10:15

Ø  基于工程和非工程的批处理设计流程

Ø  基于工程和非工程的批处理操作流程的脚本语言

 

10:15 – 11:00

Ø  实验6a: 基于工程的脚本语言

Ø  实验6b: 基于批处理操作流程的脚本语言

 

11:00 – 11:10

 

休息

 

11:10 – 12:10

Ø  Fpga设计方法清单

Ø  Fpga设计方法

 

12:10 – 13:15

 

午餐

 

13:15 – 14:30

Ø  HDL编码技术

Ø  复位技术

Ø  增量编译技术

Ø  Floorplan技术

 

14:30 – 15:30

Ø  实验7:复位

Ø  实验8SRLDSP

15:30 – 15:45

休息

15:45 – 16:45

Ø  同步电路和时钟互联报告

Ø  时序收敛

Ø  FPGA设计方法案例学习

Ø  实验9: 时序收敛和设计转化

16:45 – 17:00

总结及课后提问

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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联系人: 张剑森

  话:18165756976 / 13826528873 

E-mailkenson.zhang@e-elements.com

 

十四、报名方式

   请将附件的“报名回执表”填写完成后,发送至kenson.zhang@e-elements.com,谢谢!

 

 

  深入浅出玩转Xilinx Vivado工具实战设计技巧-报名回执表.doc

 

 

 

 

 

 

 

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课程大纲

通过本课程的学习,使您掌握基于Vivado工具套件进行FPGA设计开发的完整流程,也会熟悉Vivado开发环境及其特性,并与ISE工具套件进行对比分析;学会合理规划IO管脚分配,设置基本的XDC时序约束;熟悉如何进行静态时序分析,并有效利用TCL命令来加快设计分析;如何利用增量编译技术加快设计实现;同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码技术和时序收敛技术来提高设计性能和稳定性

 

Day1

 

时间

 

课程主题

 

9:30 – 10:30

Ø  设计方法概述

Ø  Vivado IDE回顾

Ø  访问设计数据库

10:30 – 11:00

Ø  实验1: Vivado IDE数据库

 

11:00 – 11:10

休息

 

11:10 – 12:10

Ø  静态时序分析和时钟

Ø  实验2Vivado IDE时钟

12:10 – 13:15

午餐

 

13:15 – 14:15

Ø  输入和输出

Ø  实验3I/O约束

 

14:15 – 15:15

Ø  时序异常

Ø  实验4:时序异常

 

15:15 – 15:30

 

休息

 

15:30 – 17:00

Ø  高级时序分析

Ø  高级I/O接口约束

Ø  实验5:高级I/O时序

 

Day2

 

时间

 

课程主题

 

9:30 – 10:15

Ø  基于工程和非工程的批处理设计流程

Ø  基于工程和非工程的批处理操作流程的脚本语言

 

10:15 – 11:00

Ø  实验6a: 基于工程的脚本语言

Ø  实验6b: 基于批处理操作流程的脚本语言

 

11:00 – 11:10

 

休息

 

11:10 – 12:10

Ø  Fpga设计方法清单

Ø  Fpga设计方法

 

12:10 – 13:15

 

午餐

 

13:15 – 14:30

Ø  HDL编码技术

Ø  复位技术

Ø  增量编译技术

Ø  Floorplan技术

 

14:30 – 15:30

Ø  实验7:复位

Ø  实验8SRLDSP

15:30 – 15:45

休息

15:45 – 16:45

Ø  同步电路和时钟互联报告

Ø  时序收敛

Ø  FPGA设计方法案例学习

Ø  实验9: 时序收敛和设计转化

16:45 – 17:00

总结及课后提问

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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联系人: 张剑森

  话:18165756976 / 13826528873 

E-mailkenson.zhang@e-elements.com

 

十四、报名方式

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课程大纲

通过本课程的学习,使您掌握基于Vivado工具套件进行FPGA设计开发的完整流程,也会熟悉Vivado开发环境及其特性,并与ISE工具套件进行对比分析;学会合理规划IO管脚分配,设置基本的XDC时序约束;熟悉如何进行静态时序分析,并有效利用TCL命令来加快设计分析;如何利用增量编译技术加快设计实现;同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码技术和时序收敛技术来提高设计性能和稳定性

 

Day1

 

时间

 

课程主题

 

9:30 – 10:30

Ø  设计方法概述

Ø  Vivado IDE回顾

Ø  访问设计数据库

10:30 – 11:00

Ø  实验1: Vivado IDE数据库

 

11:00 – 11:10

休息

 

11:10 – 12:10

Ø  静态时序分析和时钟

Ø  实验2Vivado IDE时钟

12:10 – 13:15

午餐

 

13:15 – 14:15

Ø  输入和输出

Ø  实验3I/O约束

 

14:15 – 15:15

Ø  时序异常

Ø  实验4:时序异常

 

15:15 – 15:30

 

休息

 

15:30 – 17:00

Ø  高级时序分析

Ø  高级I/O接口约束

Ø  实验5:高级I/O时序

 

Day2

 

时间

 

课程主题

 

9:30 – 10:15

Ø  基于工程和非工程的批处理设计流程

Ø  基于工程和非工程的批处理操作流程的脚本语言

 

10:15 – 11:00

Ø  实验6a: 基于工程的脚本语言

Ø  实验6b: 基于批处理操作流程的脚本语言

 

11:00 – 11:10

 

休息

 

11:10 – 12:10

Ø  Fpga设计方法清单

Ø  Fpga设计方法

 

12:10 – 13:15

 

午餐

 

13:15 – 14:30

Ø  HDL编码技术

Ø  复位技术

Ø  增量编译技术

Ø  Floorplan技术

 

14:30 – 15:30

Ø  实验7:复位

Ø  实验8SRLDSP

15:30 – 15:45

休息

15:45 – 16:45

Ø  同步电路和时钟互联报告

Ø  时序收敛

Ø  FPGA设计方法案例学习

Ø  实验9: 时序收敛和设计转化

16:45 – 17:00

总结及课后提问

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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联系人: 张剑森

  话:18165756976 / 13826528873 

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十四、报名方式

   请将附件的“报名回执表”填写完成后,发送至kenson.zhang@e-elements.com,谢谢!

 

 

  深入浅出玩转Xilinx Vivado工具实战设计技巧-报名回执表.doc

 

 

 

 

 

 

 

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课程大纲

通过本课程的学习,使您掌握基于Vivado工具套件进行FPGA设计开发的完整流程,也会熟悉Vivado开发环境及其特性,并与ISE工具套件进行对比分析;学会合理规划IO管脚分配,设置基本的XDC时序约束;熟悉如何进行静态时序分析,并有效利用TCL命令来加快设计分析;如何利用增量编译技术加快设计实现;同时也将学习如何利用系统复位技术、同步电路技术、最优化HDL编码技术和时序收敛技术来提高设计性能和稳定性

 

Day1

 

时间

 

课程主题

 

9:30 – 10:30

Ø  设计方法概述

Ø  Vivado IDE回顾

Ø  访问设计数据库

10:30 – 11:00

Ø  实验1: Vivado IDE数据库

 

11:00 – 11:10

休息

 

11:10 – 12:10

Ø  静态时序分析和时钟

Ø  实验2Vivado IDE时钟

12:10 – 13:15

午餐

 

13:15 – 14:15

Ø  输入和输出

Ø  实验3I/O约束

 

14:15 – 15:15

Ø  时序异常

Ø  实验4:时序异常

 

15:15 – 15:30

 

休息

 

15:30 – 17:00

Ø  高级时序分析

Ø  高级I/O接口约束

Ø  实验5:高级I/O时序

 

Day2

 

时间

 

课程主题

 

9:30 – 10:15

Ø  基于工程和非工程的批处理设计流程

Ø  基于工程和非工程的批处理操作流程的脚本语言

 

10:15 – 11:00

Ø  实验6a: 基于工程的脚本语言

Ø  实验6b: 基于批处理操作流程的脚本语言

 

11:00 – 11:10

 

休息

 

11:10 – 12:10

Ø  Fpga设计方法清单

Ø  Fpga设计方法

 

12:10 – 13:15

 

午餐

 

13:15 – 14:30

Ø  HDL编码技术

Ø  复位技术

Ø  增量编译技术

Ø  Floorplan技术

 

14:30 – 15:30

Ø  实验7:复位

Ø  实验8SRLDSP

15:30 – 15:45

休息

15:45 – 16:45

Ø  同步电路和时钟互联报告

Ø  时序收敛

Ø  FPGA设计方法案例学习

Ø  实验9: 时序收敛和设计转化

16:45 – 17:00

总结及课后提问

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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