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依元素科技高级FPGA培训课程系列- 高层次综合开发工具Vitis HLS设计实现及优化

2021-10-15 2843

当今无线、医疗、军用产品和消费类产品应用中使用的高级算法比以往更加复杂。高层次综合开发工具Vitis HLS,可以实现直接使用 CC++ 以及 System C 语言规范对赛灵思可编程器件进行编程,无需手动创建 RTL,从而可加速 IP 创建。通过一些常用的加速库获得开箱即用的加速功能从而实现更快速QoR为期2天的培训课程,介绍了基于Vitis HLS工具的综合策略、特性,如何最优化吞吐量、面积、延迟、接口创建、仿真代码编辑和编码注意事项;最终,还将通过基于图像处理的实际案例分享,给学员展示完整的Vitis HLS工程开发过程,以及如何进行有效的设计优化和调试


一、 培训对象

1. 致力于加快系统开发进程的软/硬件工程师

2. 希望借助硬件加速提升系统性能的软/硬件工程师

3. 希望借助C/C++抽象语言来编程设计的软/硬件工程师


二、 培训特色

1.  本课程使用最新版本Xilinx 全球授权培训课件,同时也是中兴、诺基亚、爱立信、大唐移动等全球知名企业所使用的统一课件,可以满足实际工程开发的需求。

2.  本课程的师资全部由Xilinx授权认证专家授课,授课教师具备十年以上项目开发经验及相关授课经验。

3.  培训基于Xilinx官方硬件平台,配套官方实验案例用于动手实战操作。

4.  为学员配置齐全的实验指导手册,学员可参考手册,在教师辅导下完成全部实验。

5.  结合实际项目开发案例分享,指导学员快速上手Vitis HLS工具使用。


三、 培训目标

1. 熟悉使用Vitis HLS工具开发设计流程;

2. 了解Vitis HLS最优化设计:性能优化;

3. 了解Vitis HLS最优化设计:面积优化;

4. 了解Vitis HLS最优化设计:延迟优化;

5. 了解Vitis HLS最优化设计:接口优化;

6. 了解Vitis HLS接口创建及C编码设计;

7. 了解Vitis HLS指针设计;

8. 了解Vitis HLS系统集成设计;

9. 了解图像处理的HLS实现及优化。


四、 学员基础

1. 熟悉Vivado设计工具流程;

2. 了解基本数字系统设计基础

3. 基本了解C/C++编程;


五、 教学平台

现场提供Xilinx官方硬件平台


六、 软件工具

Vivado System Edition 2021.1

Vitis HLS 2021.1

Vitis unified software platform 2021.1


七、 师资团队

讲师团队来自于全球领先的可编程逻辑解决方案提供商XILINX公司的授权培训讲师及行业精英组成,具备顶尖FPGA系统设计技术,并有丰富的FPGA系统项目经验。

部分师资介绍:

Robert Zhou:知名高校硕士学位,具有10年以上FPGA项目开发和技术支持经验,并具有

年的FPGA企业培训经验。

Kenson Zhang:Xilinx官方认证培训讲师,具有多年的FPGA技术支持和教学培训经验,赛灵思公司亚太区最佳讲师之一。


八、 培训证书

培训结束,考核成绩合格者,颁发Xilinx官方授权培训FPGA工程师证书。


九、 培训时间地点

 时间:2021年10月30日-31日,每天9:15am - 17:30pm

 地点:南京江北新区依元素科技南京培训基地


十、 培训费用

 课程费用:人民币3500/人(含资料、午餐等),交通、住宿等费用请自理

 优惠活动:

★  两人报名参加,享9.5折优惠;

★  三人及以上报名参加,享9.0折优惠;

★  此课程优惠活动,最终解释权归依元素科技所有

 缴费方式:支持提前转账和现场缴费。


十一、 指定收款账户

 名:深圳市依元素科技有限公司北京分公司

开户行:招商银行股份有限公司北京中关村支行

 号:110911478810902


十二、 报名方式

报名链接:http://www.e-elements.com/baoming/bm/id/49.shtml

二维码报名:(报名截止时间为2021年10月29日)

 

十三、联系方式

依元素科技有限公司

联系人: 张剑森 18165756976  kenson.zhang@e-elements.com

    孙姗 18330422868  nina.sun@e-elements.com

 真:0755-86186700

 机:0755-86186715

 


培训日程安排


Vitis HLS高层次综合

 

Day1

高层次综合HLS介绍

9:15~9:50

Vitis HLS工具基础

10:00~10:50

使用综合指令进行设计探索

11:00~11:50

午餐

12:00~13:30

Vivado命令行接口

13:30~14:00

HLS UltraFast设计方法学介绍

14:00~14:20

I/O接口综合介绍

14:30~15:00

模块级I/O

15:00~15:30

端口级I/O

15:40~16:20

端口级I/O-AXI接口

16:20~16:50

端口级I/O-存储器接口

17:00~17:30

Vitis HLS高层次综合

 

Day2

流水线性能优化-PIPELINE

9:15~9:50

流水线性能优化-DATAFLOW

10:00~10:50

结构优化

11:00~11:50

午餐

12:00~13:30

数据封装和相关性

13:30~14:00

减小延迟

14:00~14:45

改善面积

15:00~15:45

HLx设计流程介绍:系统集成

15:45~16:30

Vitis HLS指针开发

16:30~17:00

图像处理案例分享及答疑

17:00~17:30


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