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依元素科技高级FPGA培训课程系列- 基于Vitis HLS的图像处理应用开发

2022-08-30 556

当今无线、医疗、军用产品和消费类产品应用中使用的高级算法比以往更加复杂。高层次综合开发工具Vitis HLS,可以实现直接使用 CC++ 以及 System C 语言规范对赛灵思可编程器件进行编程,无需手动创建 RTL,从而可加速 IP 创建。通过一些常用的加速库获得开箱即用的加速功能从而实现更快速QoR为期4天的培训课程,介绍了基于Vitis HLS工具的综合策略、特性,如何最优化吞吐量、面积、延迟、接口创建、仿真代码编辑和编码注意事项;最终,还将通过多个图像处理案例开发的深入讲解和动手操作,指导开发者如何进行有效的设计调试和优化,实现软硬件协同加速

一、 培训对象

1. 致力于加快系统开发进程的软/硬件工程师

2. 希望借助硬件加速提升系统性能的软/硬件工程师

3. 希望借助C/C++抽象语言来编程设计的软/硬件工程师

4. 图像处理领域的软/硬件工程师

二、 培训特色

1. 本课程使用最新版本Xilinx 全球授权培训课件,同时也是中兴、诺基亚、爱立信、大唐移动等全球知名企业所使用的统一课件,可以满足实际工程开发的需求。

2. 本课程的师资全部由Xilinx授权认证专家授课,授课教师具备十年以上项目开发经验及相关授课经验。

3. 培训基于Xilinx官方硬件平台,配套官方实验案例用于动手实战操作。

4. 为学员配置齐全的实验指导手册,学员可参考手册,在教师辅导下完成全部实验。

5. 结合实际项目开发案例分享,指导学员快速上手Vitis HLS工具使用和图像处理开发应用。

三、 培训目标

1. 熟悉使用Vitis HLS工具开发设计流程;

2. 了解Vitis HLS最优化设计:性能优化;

3. 了解Vitis HLS最优化设计:面积优化;

4. 了解Vitis HLS最优化设计:延迟优化;

5. 了解Vitis HLS最优化设计:接口优化;

6. 了解Vitis HLS接口创建及C编码设计;

7. 了解Vitis HLS指针设计;

8. 了解Vitis HLS系统集成设计;

9. 了解图像处理基本方法的HLS实现及优化;

10. 了解图像直方图的HLS实现及优化;

11. 了解二值图像连通域标注的HLS实现及优化;

12. 多光谱图像融合的HLS实现及优化。

四、 学员基础

1. 熟悉Vivado设计工具流程;

2. 了解基本数字系统设计基础

3. 基本了解C/C++编程;

4. 有图像处理相关概念更佳。

五、 教学平台

现场提供Xilinx官方硬件平台

六、 软件工具

Vivado System Edition 2021.1

Vitis HLS 2021.1

Vitis unified software platform 2021.1

七、 师资团队

讲师团队来自于全球领先的可编程逻辑解决方案提供商XILINX公司的授权培训讲师及行业精英组成,具备顶尖FPGA系统设计技术,并有丰富的FPGA系统项目经验。

师资介绍:

Robert Zhou:知名高校硕士学位,具有10年以上FPGA项目开发和技术支持经验,并具有多年的FPGA企业培训经验。

Renan Ma:博士,长期从事影像处理、机器视觉和人工智能方向的应用研究与开发,Xilinx首批通过Vitis AI认证考核讲师。

八、 培训证书

培训结束,考核成绩合格者,颁发Xilinx官方授权培训FPGA工程师证书。

九、 培训时间和地点

 时间:2022922日-925日,每天9:15am - 17:30pm

 地点:南京江北新区依元素科技南京培训基地

十、 培训费用

 课程费用:人民币6000/人(含资料、午餐等),交通、住宿等费用请自理

 优惠活动:

★  两人报名参加,享9.5折优惠;

★  三人及以上报名参加,享9.0折优惠;

★  此课程优惠活动,最终解释权归依元素科技所有

 缴费方式:支持提前转账和现场缴费。

十一、指定收款账户

 名:深圳市依元素科技有限公司北京分公司

开户行:招商银行股份有限公司北京中关村支行

 号:110911478810902

十二、报名方式

报名链接:http://www.e-elements.com/baoming/bm/id/79.shtml

二维码报名:(报名截止时间为2022921日)

 

 

 

十三、 联系方式

依元素科技有限公司

联系人: 张经理 18165756976  kenson.zhang@e-elements.com

    胡小姐 13814168632  haiyan.hu@e-elements.com

 真:0755-86186700

 机:025-58800523 & 010-82757632

附件:

培训日程安排

Vitis HLS高层次综合

 

Day1

高层次综合HLS介绍

09:15~09:50

Vitis HLS工具基础

10:00~10:50

使用综合指令进行设计探索

11:00~11:50

午餐

12:00~13:30

Vivado命令行接口

13:30~14:00

HLS UltraFast设计方法学介绍

14:00~14:20

I/O接口综合介绍

14:30~15:00

模块级I/O

15:00~15:30

端口级I/O

15:40~16:20

端口级I/O-AXI接口

16:20~16:50

端口级I/O-存储器接口

17:00~17:30

Vitis HLS高层次综合

 

Day2

流水线性能优化-PIPELINE

09:15~09:50

流水线性能优化-DATAFLOW

10:00~10:50

结构优化

11:00~11:50

午餐

12:00~13:30

数据封装和相关性

13:30~14:00

减小延迟

14:00~14:45

改善面积

15:00~15:45

HLx设计流程介绍:系统集成

15:45~16:30

Vitis HLS指针开发

16:30~17:00

 

图像处理FPGA设计

Day3

行缓存和窗口缓存

09:15~09:50

普通图像滤波器设计及图像边缘检测

10:00~10:50

优化与实现  视频帧去除背景

11:00~11:50

午餐

12:00~13:30

图像的统计直方图实现

13:30~15:30

优化与实现  直方图均衡化

15:40~16:20

优化与实现  直方图拉伸

16:30~17:00

图像处理FPGA设计

Day4

二值图像的连通域快速标注  二步法

09:15~09:50

二值图像的连通域标注与分析  一步法

10:00~10:50

优化与实现

11:00~11:50

午餐

12:00~13:30

xfOpenCV的基本内容

13:30~14:00

图像融合基本原理

14:00~14:45

优化与实现  图像融合

15:00~16:20

图像处理案例分享及答疑

16:30~17:00


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